机读格式显示(MARC)

• 000 01707nam0 2200265 450

• 001 0001472717

• 005 20241212191800.0

• 010 __ |a 978-7-121-45098-3 |d CNY125.00

• 100 __ |a 20230328d2023 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a a z 000yy

• 106 __ |a r

• 200 1_ |a AMD FPGA设计优化宝典 |A amd fpga she ji you hua bao dian |b 专著 |e 面向Vivado/VHDL |f 高亚军编著

• 210 __ |a 北京 |c 电子工业出版社 |d 2023

• 215 __ |a 10,432页 |c 图 |d 26cm

• 300 __ |a EDA精品智汇馆

• 314 __ |a 高亚军，电路与系统专业硕士，FPGA技术分享者，设计优化、时序收敛专家，Vivado工具使用专家，Xilinx资深战略应用工程师。多年来使用XilinxFPGA实现数字信号处理算法，对XilinxFPGA器件架构、开发工具Vivado/VitisHLS/SystemGenerator有着深厚的理论基础和实战经验。主要著作：2011年出版图书《基于FPGA的数字信号处理》，2012年发布网络视频课程：Vivado入门与提高，2015年出版图书《基于FPGA的数字信号处理（第2版）》，2016年出版图书《Vivado从此开始》，2016年发布网络视频课程：跟XilinxSAE学HLS，2020年出版图书《Vivado从此开始(进阶篇)》，自2018年创建FPGA技术分享公众号：TeacherGaoFPGAHub后，每周更新两篇原创文章，累计发表原创文章280余篇，获得大量粉丝的认可和赞誉。

• 330 __ |a 本书以Xilinx公司(目前已被AMD公司收购)的7系列FPGA、UltraScale/UltraScale+ FPGA和Versal ACAP内部架构为基础，介绍与之匹配的RTL代码的风格(采用VHDL语言)和基于Vivado的设计分析方法。全书共10章，包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法，也包含扇出和布线拥塞的优化方法。

• 517 1_ |a 面向Vivado/VHDL |A mian xiang vivado/vhdl

• 606 0_ |a 可编程序逻辑器件 |x 系统设计

• 690 __ |a TP332.1 |v 5

• 701 _0 |a 高亚军 |A gao ya jun |4 编著

• 801 _0 |a CN |b 鄞州新华 |c 20230328

• 905 __ |a ZPHC |d TP332.1/11